SemiAnalysis拆解Intel Panther Lake：18A首发RibbonFET与PowerVia，逻辑密度与TSMC N3E相当

Panther Lake 首次在商用产品中实现了背面供电网络（BSPDN），引入了 Intel 首代环栅（GAA）晶体管，并通过其 Foveros-S 组装展示了先进的封装能力。随着 Panther Lake 的推出，Intel 的制造历程已从模糊的路线图转变为实际出货的硅片，这是其重回具有竞争力的半导体制造之路上的一个重要里程碑。为评估 Intel 复兴的程度，我们对 Panther Lake 进行了拆解。

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我们的拆解沿着 18A 的四片式 RibbonFET（Intel 对 GAAFET 的营销名称）和栅极堆叠，一路追踪到接触孔、正面与背面互连布线以及键合的载片。我们解释了这些材料与集成方案的选择如何改善栅极控制并降低电阻，同时却增加了电容、热阻和工艺复杂度。我们的测量结果显示，Panther Lake 的 18A 计算逻辑密度与 TSMC N3E 的 GPU 逻辑密度相近。然而，18A 的峰值密度并未超越 TSMC N3P、N2 或 Samsung SF2。Panther Lake 的 CPU 核心属于渐进式更新，高端 GPU 仍采用 TSMC N3E。

Panther Lake 使用 Intel 的 Foveros-S 先进封装，将一颗计算 tile、一颗 GPU tile 和一颗 I/O tile 组装在无源基座 tile 之上。两种计算 tile 变体均采用 Intel 18A。Xe3 GPU 的选择是在 Intel 3 上的 4 核 GT1 tile，或在 TSMC N3E 上更大的 12 核 GT2 tile。两种 I/O tile 变体均采用 TSMC N6。[1], [2]

我们的分析聚焦于 PTL-U 计算 tile、两款 GPU tile（4 核和 12 核），以及 12 通道的 I/O tile。

PowerVia

在传统芯片中，供电与信号通过同一套正面金属堆叠布线至器件前端。电源轨在晶体管附近消耗着稀缺的布线资源，同时高耸的过孔堆叠把 VDD 和 VSS 从粗大的上层导线传输到局部电源轨。背面供电网络（BSPDN）则把主供电网络移到晶体管层之后，即晶圆背面，将其与正面的信号布线分离。我们在 2024 年已介绍过 BSPDN 及其影响。[3], [4], [5] Intel 的 BSPDN 实现方案冠以“PowerVia”之名，通过专用的背面金属层将电力布线至 nano-TSV，再由 nano-TSV 将这些电源轨连接到局部源/漏（S/D）接触孔。

实现这种分离需要 Intel 从晶圆的两侧构建互连堆叠。正面包含 M0-M14 信号堆叠，而背面包含 BM0-BM5 供电堆叠。M0 和 BM0 最靠近晶体管。

nano-TSV 连接晶圆两侧，但 Intel 是在形成接触点之后，从正面进行每个过孔的图案化与刻蚀。一条狭窄的过孔从接触点侧面深入到硅衬底中。随后 Intel 完成正面信号金属堆叠，将晶圆键合到载体上，翻转并去除原始衬底，直至埋入式过孔的顶端暴露出来。然后再在露出的过孔上直接沉积背面金属堆叠。

nano-TSV 与背面过孔的剖面呈相反方向的锥形，因为 Intel 是从晶圆的相反两侧形成它们的。晶体管结构构成 FEOL。局部接触点和 nano-TSV 将其连接到布线。M0 开始了正面互连堆叠。

硅载体仍附着在正面互连之上。它在衬底去除和背面加工期间支撑器件晶圆，并成为成品芯片热路径的一部分。

PowerVia 将主要供电从拥挤的正面金属中移出，通过更短、更宽的背面导线输送电源。其横向落点仍占据标准单元中的面积，因此它回收的单元面积少于直接背面接触。[3] 位于逻辑器件旁边的 nano-TSV 将 VDD 或 VSS 从背面供电网络传送过来，而信号连接则继续向上穿过正面金属。

背面互连

本文中纳入三星 SF2 数据是为了与 Panther Lake 进行对比。SF2 是现有的 GAA 代工节点，但缺乏 BSPDN，可作为评估 18A 的有用参照。基于 SF2 工艺的三星 S26 产品的完整拆解将很快发布。

PowerVia 供电路径从背面 Cu 轨出发，经过内衬 Mo 的 W nano-TSV 到达局部晶体管接触点。在该截面中，锥形连接从接触层到 BM0 跨越约 150 nm。Ta 衬里约束 Cu 并增强与周围堆叠的附着力；AlOₓ 刻蚀停止层控制电源轨上方下一层介电层的刻蚀。鳍片下方的介电层使器件与背面布线电气隔离，并去除了沟道下方的导电硅体。[6]

AlOₓ 用作刻蚀停止层（ES），实现终点检测并保护下层。低挥发性的氟化铝反应产物可耐受含氟等离子体，使得薄的 AlOₓ 薄膜能在周围低 k 介电层被去除时保护金属。[6], [7]。虽然 BM0 以及 M1 线路之上的层显示出双重 AlO_x 层，但我们的 SMIC N+3 拆解显示的是单层 AlOₓ。SMIC 使用了更简单的局部 AlOₓ 子堆叠，而其余的盖帽和刻蚀顺序提供了所需的落点保护。

那么为什么要双层结构？间距紧密的 AlOₓ 双层在刻蚀序列中提供了两个受保护的终点。Intel 公开了一份 AlOₓ/SiN/AlOₓ 叠层文档，解释了这一优势。主介质等离子体刻蚀在第一层 AlOₓ 薄膜上停止；选择性湿法清洗打开该薄膜；第二次等离子体刻蚀去除中间的 SiN，并在第二层 AlOₓ 薄膜上停止。最后的湿法清洗露出金属落点表面。在 Intel 公布的示例中，SiN 是中间介质。[8]

第二个停止层可在盖帽层被穿透时保护金属。宽开口可能比窄开口刻蚀得更快，且刻蚀深度在晶圆上各处不同。若某个开口过早刻穿，其下方的金属会在其他开口仍需继续刻蚀时暴露出来。分阶段保护拓宽了工艺窗口，并减少金属侵蚀、腐蚀和空洞形成。[8]

TSMC 公开了 Cu 上方的 AlN/AlOₓ/SiOC/AlOₓ 叠层，其中 AlN 阻挡 Cu 扩散，还有一种省去一层 AlOx 薄膜的更简单的 AlN/SiOC/AlOₓ 变体。[9] 具有不同开口尺寸、深宽比、图形密度和盖帽材料的层需要不同的刻蚀裕量。当另一个受保护的终点足以抵消额外工艺成本时，双层 AlOx 停止层才有用。

额外的薄膜增加了制备、选择性开口和清洗步骤，还增加了一组需要控制粘附力、湿气和应力的界面。这些整面薄膜通过现有的通孔图形打开，因此每层薄膜不需要额外的光刻掩模。AlOₓ 替代较低 k 值介质时会引入寄生电容；不过两层较薄的 AlOₓ 薄膜所含的 AlOₓ 总量可以少于一层较厚的薄膜。总厚度、位置以及中间介质决定了电气代价。沉积化学也会改变 AlOx 的介电常数和残余羟基含量，后者可能氧化下方的金属。[7], [8], [10], [11]

背面叠层分为靠近器件、线宽相对精细的 BM0-BM2 布线和较粗糙的 BM3-BM5 供电分配。最大的间距增加出现在 BM2 和 BM3 之间。BM0 的间距与逻辑行高度紧密匹配，使局部供电适配单元行。更高层通过更大的导体汇聚电流：随着网络接近封装，布线密度变得不如低电阻和载流能力重要。这一层级结构为供电网络提供了宽幅电源走线，同时不消耗正面的稀缺信号布线资源。[3]

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正面互连

Intel 18A 将 Mo 衬线 W 接触与 nano-TSV 和独立的背面 Cu 供电网络相结合。Samsung SF2 将供电保留在正面，采用 Ti 基接触界面以及围绕 Cu 布线的 Ta 基阻挡层和 Co 衬层。

在 18A 的标准单元行中，背面电源轨通过单元内的 nano-TSV 为器件供电，从而释放正面布线资源。Samsung 的 M0 则同时容纳电源和信号连接。

从器件到 M0，连接依次经过 Ti 基 S/D 界面、W 接触填充、Mo 衬里 W 通孔以及 Cu M0 导线。Mo 为 W 提供了导电的成核层和附着层，取代了传统 W 集成中使用的电阻性 TiN 衬里。这在保留 W 填充及其成熟的抛光、清洗和刻蚀工艺的同时，增加了结构内的有效导电体积。Intel 的 Mo/W 专利描述了这种集成权衡。nano-TSV 在背面供电路径中也采用了相同的 Mo 衬里 W 结构。[12]

从 TiN 转向 Mo 是一项渐进式变革。虽然完全用 Co 或 Mo 填充也能减少极小结构中被衬里占用的体积，但这需要新的集成方案，从而增加复杂性和风险。对于较宽的导线，Cu 凭借其低电阻依然具有吸引力。随着导线和通孔的缩小，扩散阻挡层在其横截面中所占的比例越来越大。[12], [12], [14]

Intel 在 M0-M1 使用 Co/Ru 衬里，M2-M4 使用 Co，M5-M9 使用 Nb。底层衬里有助于 Cu 的附着，并减少沟槽填充过程中的空洞形成。应用材料（Applied Materials）的 Endura 拥有新的热控制功能，可促进浸润工艺，因此薄膜的连续性足够好，良好的毛细压力能将 Cu 原子驱动到通孔底部而不会产生空洞。

Intel 选择使用 Nb 尤为引人关注。Intel 的 Nb 专利描述了一种导电扩散阻挡层，旨在相对传统的 Ta 基阻挡层降低阻挡层对电阻的贡献，尤其是在所有电流都必须穿过阻挡层的通孔底部。该专利将较粗金属层的 Nb 与更低成本的 PVD 工艺选项搭配使用。[15], [16]

尽管物理气相沉积（PVD）的覆盖率和均匀性较差，上层金属层仍采用通过 PVD 形成的较厚阻挡层。与此同时，下层金属层需要通过保形原子层沉积（ALD）沉积的更薄阻挡层。Co/Ru 增加了另一个材料界面，需要受控沉积和 Cu 填充。按金属层更换衬里和阻挡层使 Intel 能够优化互连电阻、工艺复杂度和可靠性。[15, 16]

RibbonFET

RibbonFET 是 Intel 对其环绕栅极 FET（GAAFET）的命名，它用四层堆叠的水平硅纳米片取代了 FinFET 的垂直鳍片，使栅极能够从各个方向包围沟道。通往 GAAFET 的道路始于平面晶体管。

平面 MOSFET 将栅极置于源极与漏极之间沟道的上方。将 NMOS 与 PMOS 晶体管配对便构成 CMOS 反相器：输入为高电平时，NMOS 将输出拉低；输入为低电平时，PMOS 将输出拉高。栅极必须保持对沟道的静电控制，以确保干净的开关切换。随着栅极长度的缩小，漏极开始与栅极争夺这种控制权，导致关态泄漏增加。

静电控制通过架构演进得以恢复：将沟道抬升为垂直鳍片，并让栅极从三个方向包裹。这一新架构被称为“FinFET”，它在更小的占位面积中集成了更大的有效沟道宽度。进一步的微缩使得在更小的单元中同时维持驱动电流和泄漏电流变得更加困难，并重新引入了平面 MOSFET 曾面临的相同问题。纳米片 GAAFET 通过用水平堆叠的纳米片取代垂直鳍片来闭合第四个侧面，每一片纳米片都被栅极包围。更紧密的静电控制在更短栅长下抑制了泄漏，而堆叠则在单元占位面积内增加了有效沟道宽度。

在 FinFET 工艺中，沟道宽度只能以离散的步进改变，因为设计者必须增减整条鳍片。而纳米片的宽度可以在工艺设计规则内连续调整。更宽的纳米片增加驱动电流，更窄的纳米片则以牺牲驱动电流为代价降低电容。Intel 18A 使用每组四片纳米片的堆叠，并在逻辑和 SRAM 中采用不同的宽度。在工艺层面，向每个堆叠中增加更多纳米片会提高有效沟道宽度和驱动电流，但会使制造更加复杂。

RibbonFET 对比 MBCFET

三星于 2022 年凭借 SF3E 开始 GAAFET 量产，随后推出 SF3，如今是 SF2。其“MBCFET”为与 Intel 首个 RibbonFET 实现进行结构对比提供了有益的参照。[17] STEEL 将在即将发布的通讯文章中深入探讨用于 Exynos 2600 的 SF2，以及用于 Apple A20 Pro 的 TSMC GAAFET N2。我们会在 X 上发布一些前瞻内容。让我们来对比三星 SF2 的 MBCFET 与 Intel 18A 的 RibbonFET。

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即使是非专业人士也能一眼看出 Intel 多出的那片纳米片。Intel 堆叠了四片纳米带，而三星是三片。在这些区域中，三星的纳米片要宽得多，因此片数和宽度都对可用的沟道周长有影响。纳米片宽度还会改变哪些硅表面承载电流。在常规（001）硅上，宽纳米片以宽大的顶面和底面为主，有利于电子输运；而窄纳米片中较大的侧壁贡献则有利于空穴输运。更薄的纳米片改善了栅极控制，但会增加量子限制效应和散射。这使得宽度和厚度成为 NMOS/PMOS 平衡的一部分，与应变和阈值电压并列。[18], [19]

像 18A 这样的 GAAFET 设计为 NMOS 和 PMOS 使用不同的功函数金属（WFM）堆叠。在每条纳米带周围，一层薄薄的 SiOx 界面层将硅沟道与 HfOx 高k介质隔开，La 提供偶极子调谐，WFM 包裹着介质层。NMOS 使用基于 TiAl 的堆叠，而 PMOS 使用 TiN WFM。W 填充剩余的栅极沟槽，在不再需要功函数层的区域提供一条更低电阻率的路径。在这个区域中，PMOS 堆叠在纳米带之间为 W 留出了空间，而 NMOS 堆叠则占据了更多这些间隙。一层硅基介质标示出 P/N 边界，使共享同一栅极沟槽的 PMOS 和 NMOS 栅极能够依次进行加工。

快速逻辑路径、保持电路和 SRAM 需要一系列阈值选项。在不显著改变器件尺寸、电容或制造复杂性的情况下改变阈值是非常有价值的。FinFET 工艺通常使用不同的功函数金属（WFM）堆叠。在四片带状 GAA 堆叠中，窄的片间距限制了每个沟道周围能容纳多少 WFM。栅介质中的镧（La）在 SiOx/HfOx 界面处形成界面偶极子，改变有效功函数并调节阈值电压。这为 Intel 在其 NMOS 和 PMOS WFM 堆叠之外提供了另一个控制手段。低阈值器件提升关键路径的驱动能力；较高的阈值则减少其他地方的漏电。偶极子调谐在 GAA 中尤其有用，因为它在不以更厚的 WFM 占用狭窄片间距的情况下改变阈值。

精确控制 La 的掺入、扩散和界面质量长期以来一直是一个挑战，限制了其在大规模量产中的可行性，但现在每一家前沿代工厂都采用了这一技术。Intel 的专利描述了在 HfOx 之上沉积一层形成偶极子的氧化物，并在完成功函数金属和填充金属之前将其向界面氧化物退火。这将阈值调谐与金属可用空间分离开来。较新的研究解决了热代价问题：imec 的 2026 年“偶极子居中”研究将位移层插入两次 HfO_x 沉积之间，缩短扩散路径的同时在图形化过程中保护 SiO_x。[20], [21]匹配切割 EDS，Intel 18A（左）vs. Samsung SF2（右）。

Intel 在其接触点下方保留了抬升的源/漏外延层，而 Samsung 将 W 深深回刻到外延层中，形成 V 形 Ti 内衬界面。更深的接触增加了金属与半导体的接触面积，并缩短了下层片材的电流路径，降低了接触电阻和扩展电阻。它还移除了外延层体积，并使接触刻蚀更接近沟道末端。保留更多外延层则保存了可用于应变转移的材料，尤其是从 SiGe 转移到 PMOS 的应变。这些几何结构在接触可达性、应力工程和刻蚀裕量之间取得平衡。[22], [23]

Samsung 堆叠三片纳米片，而 Intel 是四条纳米带，两种工艺都使用片宽来调节驱动强度。在我们的 Samsung 横截面中，NPU 行的宽度范围约为 19 到 30 nm，CU 单元中为 37 到 50 nm。Samsung 纳米片呈锥形，最宽的片在底部，最窄的在顶部。两种工艺都使用 HfOx 栅介质和基于 Ti 的功函数堆叠，NMOS 堆叠中含有 Al。在此处展示的 Samsung 器件中，介质和 WFM 占据片间间隙，W 位于最上层的片之上。Intel 的 PMOS 堆叠在纳米带之间留出更多空间，W 填满这些间隙，而更厚的 NMOS 堆叠则使 W 主要留在上部沟槽中。栅极堆叠 EDS 映射图。

Intel PMOS 纳米带之间的 W 在靠近下方栅极处提供了一条导电路径。当 WFM 填满整个间隙时，栅极仍然包围沟道，但电压要通过电阻率较高的功函数薄膜才能到达沟道。更薄的 WFM 和偶极子调节可为低电阻率填充保留空间；Mo 和 Ru 是正在开发用于进一步缩放的替代填充金属。[24]

采用掩蔽的、分步进行的 WFM 工艺可以解释不同的栅极高度和纳米片间的填充。下面提出的工艺顺序展示了分开的 NMOS 和 PMOS 功函数步骤如何产生这种几何结构。

得益于 BSPDN 工艺，Intel 用介质取代了密集逻辑区的硅亚鳍，消除了纳米带下方的寄生导电路径并降低了与衬底相关的电容。像传统非 SOI 平面和 FinFET 设计那样保留硅体，则需要进行结和穿通抑制工程来抑制漏电。介质隔离使漏电对亚鳍掺杂分布不那么敏感，但增加了去除和填充步骤。它还削弱了通过硅的直接导热路径，使接触孔、金属堆叠和封装对散热更加重要。[24], [26]

在图谱中，氟集中在 Intel 特定的器件结构周围。WF₆ 是 W 成核和填充的标准前驱体，而阻挡层薄膜保护相邻介质免受氟侵蚀。低氟 W 工艺可减少残留氟的负担。氯化物基前驱体避免了在 W 沉积过程中引入 F，但需要控制氯侵蚀、成核和填充质量。集成目标是形成一条连续、低电阻的 W 路径，同时具有薄的保护衬垫，并对周围堆叠造成最小的化学损伤。[20], [27], [28]

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标准单元库分析

我们在下方所示的 XTEM 位置测量了单元高度、栅极间距、金属几何形状和纳米带尺寸。表格按位置和器件极性对这些尺寸进行分组。我们的“sheet cuts”横切硅沟道，从端面显示纳米带。“gate cuts”沿沟道方向穿过连续的栅极。

18A 逻辑单元的尺寸指向一个五轨道逻辑单元库，而 N3E 和 Intel 3 的单元尺寸则表明是七轨道逻辑单元库。DDR-PHY 使用比核心逻辑更宽的 M0 导线和更大的间距，以牺牲布线密度换取更低的导线电阻和更弱的相邻网络耦合。这种几何结构适合模拟、时钟和 I/O 电路的供电和耦合需求。

PowerVia 通过将主要供电轨道移出信号布线轨道，让 18A 能够在采用较宽 M0 几何结构的同时保持紧凑的单元高度。这在保持较小单元占地面积的同时，放宽了局部互连缩放的限制。单元高度和栅极间距决定了几何密度；引脚可达性和可布线性决定了实际模块能利用其中多少。 [29]

我们从栅极间距测量中得到的最大结论是：在 Bohr 代表性单元模型下，Intel 18A 计算逻辑与 TSMC N3E GPU 逻辑具有相近的密度。18A 的例子比 Intel 3 GPU 的例子密集 18.6%。三个地点的栅极间距几乎相同，因此单元高度是造成大部分差异的原因。

Bohr 模型结合了跨越三个栅极间距的四晶体管 NAND2 和跨越十九个间距的 32 晶体管扫描触发器（SFF），并按 60:40 对其密度加权。灵敏度一列显示独立地将单元高度和栅极间距改变 ±1 nm 时结果的变化。这里比较的是代表性单元几何结构；整个芯片的密度还取决于单元组合和布局。

18A P-core 的 M0 金属横截面积比 N3E 向量引擎大得多。将每个剖面视为梯形，可得出每条线的面积为 2.63 倍，按布线间距归一化后面积为 1.84 倍。更大的截面积降低了线电阻的几何贡献，并在给定电流下降低电流密度。更高更宽的导线也会增加电容，因此电路延迟取决于电阻与电容的平衡。DDR-PHY 的单位布线宽度金属面积低于 18A core 区域，但仍高于 N3E。 [30]

面积 = 高度 × (顶部 CD + 底部 CD) / 2，包括衬垫层。面积/间距按布线宽度归一化。锥度（Taper）是相对于垂直方向的对称侧壁角度，最大角度属于 DDR-PHY。

计算模块

这些测量展示了 ribbon 尺寸和栅极堆叠几何结构在计算模块内以及 NMOS 与 PMOS 之间如何变化，以平衡逻辑、SRAM 和 DDR-PHY 中的沟道驱动能力、栅极负载以及介质/WFM 堆叠所需的空间。宽度主要改变可用的沟道周长；厚度还会改变静电控制和载流子限制。栅极堆叠厚度随后决定了用于低电阻率填充的剩余空间

P-core 和 LP E-core 逻辑

P-core 和 LP E-core 都使用多种纳米片（nanosheet）宽度。宽度是在高倍率 XTEM 上测量的，而更宽视野的图像展示了 LP E-core 内额外的宽度选择。即使在单个 LP E-core 内，也预期存在多种宽度。时序关键路径、缓冲器以及具有不同扇出的单元需要不同的驱动强度。低倍率视野展示了超出表格中所量化位置的这种宽度多样性。

L2 和 L3 SRAM

GAA 为 SRAM 设计师提供了另一种平衡上拉（PU）、传输门（PG）和下拉（PD）晶体管的方式。FinFET 位单元通过鳍片数量来设定器件强度，而 GAA 则增加了纳米片宽度作为尺寸调节手段。在 6T SRAM 单元中，相对于传输门较强的下拉限制了读取扰动，而相对于上拉较强的传输门则提高了可写性。在写入期间，传输门和写入驱动器将存储“1”的节点拉至低于反相器翻转点。在读取期间，下拉将存储“0”的节点保持为低电平。偏置、阈值电压、失配以及辅助电路决定了其余的裕量。FinFET 大电流单元通常采用 1:2:2 的 PU:PG:PD 鳍片数量模式，这是器件尺寸比而非电流比。

带状宽度让 Intel 无需增加整个鳍片即可平衡 SRAM 强度。L2 单元对 PU 使用最窄的带状物、对 PD 使用最宽的带状物，分别改善了可写性和读取稳定性。Intel 披露的 HCC 在无辅助的情况下工作；其更密集的 HDC 则使用负位线写入辅助。将选中的位线短暂拉至地电平以下可增加传输门的过驱动，使其能在更低的供电电压下压过上拉。这以增加升压电路、开关能量以及必须加以控制的额外电压应力为代价，换取了密度和低电压可写性。[31], [32]

四条矩形带状物的周长 = 8 ×（宽度 + 厚度），未计角部圆化。PG/PU 为 1.49，PD/PG 为 1.16。

L3 结构在版图和单元高度上与 L2 非常相似。由于可获得的高倍率图像较少，因此列出的 L3 纳米片宽度较少。

DDR PHY

DDR-PHY 以密度换取可控的模拟行为和可靠的片外信号传输。它包含驱动器、接收器、延迟电路和校准逻辑，用于设定驱动强度、采样时间和电压裕量。宽度相近、重复的四片式器件适合使用规则的晶体管单元来实现匹配和可编程驱动。其更宽的局部布线为电流传输和敏感信号的隔离提供了空间，但比密集的核心逻辑网格占用更多面积。该版图既满足存储通道的电气要求，也满足数字逻辑密度。[33]

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Intel 3 GPU 器件

矢量引擎逻辑

Intel 3 的 XVE 逻辑使用双鳍 PMOS 和 NMOS 器件，电源轨位于 M0。其单元高度和 M0 间距构成了七轨道几何结构，比 18A 逻辑多两个轨道。在双鳍器件之间也出现了单鳍组。

Intel 3 L2 SRAM

Intel 3 的 L2 SRAM 采用熟悉的 HCC 尺寸模式：一个 PU 鳍片、两个 PG 鳍片和两个 PD 鳍片。

N3E GPU 器件

矢量引擎逻辑

N3E XVE 区域包含重复的双鳍（two-fin）器件，采用七轨单元几何结构。N3E 仍是 FinFET 工艺，这使 Panther Lake 成为一个直接的 FinFET 与 RibbonFET 对比案例。

N3E L2 SRAM

N3E L2 SRAM 采用相同的 1:2:2 PU:PG:PD 鳍数模式。

版图分析

Panther Lake-U 的版图与 Lunar Lake 非常接近。两者都在相似的位置搭配 4 个 P 核与 4 个 LP E 核以及 NPU、媒体与显示引擎。Lunar Lake 还使用了 Xe2，即 Panther Lake 的 Xe3 GPU 的直接前身。这使 Lunar Lake 成为我们的对比中最直接的参照。Arrow Lake 在核心数量上不同，并使用较旧的 Xe-LPG GPU 架构，因此我们只在其能提供更直接的部件级对比时使用它。

计算芯片（Compute tile）

Panther Lake 计算芯片的版图在发布数月后依然稀少。 在能够成像出干净的晶体管级版图之前，必须在不损伤底层结构的前提下去除 Intel 18A 的背面金属与介质层。大多数已发布的芯片照片会隐藏或重度处理背景，但我们对自己获得的芯片照片颇为自豪，也很高兴展示我们所做的工作。

我们测量了计算芯片上关键组件的面积，并将其与 Lunar Lake 在 TSMC N3B 上的前代产品进行比较。这些数据帮助我们捕捉模块面积的变化，并在不同工艺节点与设计之间对比两款芯片。

我们的芯片总面积不含划片槽（scribe-line）面积。下方“计算+GPU”小计使用 PTL-U 计算芯片和 GT1 GPU；不含 I/O 芯片和被动基板。单个模块面积使用版图上标注的边界

“计算+GPU”一行根据所列 PTL-U 和 GT1 面积重新计算。各组件行使用其标注的每区域数量，并非整块芯片的加法划分。

尽管 L2 容量从 2.5 MiB 增加到 3 MiB，Lunar Lake 与 Panther Lake 之间 P 核面积几乎保持不变。Arrow Lake 与 Lunar Lake 使用相同的 Lion Cove 核心，也配备 3 MiB L2。Cougar Cove 在相同的 P 核面积内塞入了多 20% 的 L2。更大的私有缓存使每个核心的更多工作集靠近其执行单元，减少对共享 L3 和 DRAM 的访问。额外容量会增加存储漏电与查找能耗，因此设计者需要将其与避免的更低层级访问进行权衡。共享的 P 核 L3 缓存也缩小了 14.8%。[2]

Cougar Cove 在相似占地面积的基础上结合了 Intel 宣称的能效改进。RibbonFET 更紧密的沟道控制降低了漏电，而 PowerVia 降低了供电压降并允许更紧的电压保护带。[1]

Darkmont 的四核 LP E-core 集群比 Lunar Lake 上 Skymont 的小 5.0%，其中大部分缩减来自 L2 区域。1 MiB 区域缩小了 8.4%，1.5 MiB 区域缩小了 14.9%。标签阵列也少用了一行可见行。标签用于标识数据阵列持有哪些内存地址，因此重新排列它们可以改变缓存的布局和布线，而无需减少数据容量。[2]

LP E-core 共享一个 L2。这样汇集了容量，避免了重复整套缓存机制，但四个核心要争夺它的 bank 和带宽。它们独立的集群也让轻负载远离性能集群及其 L3，使那个更大的域能够进入休眠。[1], [2]

缓存面积包含的不只是存储单元。标签标识每一行，译码器选择行，读出放大器读取微小的位线信号，导线连接到各个 bank。把阵列拆分成更小的部分会缩短字线和位线，提高访问速度，但会复制外围电路。因此 Panther Lake 更小的缓存区域反映的是完整的内存实现，包括每个区域中用于存储的比例。[34]

与 Meteor Lake 和 Arrow Lake 不同，Panther Lake 没有独立的 SoC tile。NPU、LP E-core、内存控制器、PHY、媒体和显示引擎现在都共享计算 tile。这减少了一颗有源裸片，并让 CPU 内存流量保持在同一颗裸片上。代价是把 PHY 和 I/O 相关电路移到 18A 上：驱动器、接收器和模拟电路仍必须满足外部电压、负载和信号完整性要求，因此它们的面积不会像高密度数字逻辑那样缩小。[1], [2]

最大幅度的缩减来自 NPU，其面积减少了 36.9%。NPU 5 把相同的 INT8 MAC 总数整合到数量减半的神经计算引擎中。三个 NCE 各自拥有更大的 MAC 阵列，使完整的 NCE 包络比一个 NPU 4 引擎大 22.6%。这种整合还把 scratchpad 和 SHAVE DSP 的数量从 12 个减半到 6 个。MAC 阵列负责矩阵乘法和卷积，而 SHAVE 执行那些不适合该阵列的向量和自定义操作。[1], [2], [35]

这对版图标识了每个 NCE 包络及其 scratchpad、MAC 和 SHAVE 区域。在下面的面积统计中，每个测得的 MAC 多边形按每个 NCE 计数一次。

scratchpad 在 MAC 阵列附近存储权重、激活值和中间结果，使数据可以重复使用而无需再次从 DRAM 获取。将其数量减半带来了最大的实测面积节省，但在相同的 MAC 总数下留出了更少的本地存储。不再能完全放进本地存储的层需要更小的工作分块或更多次中间数据传输。其收益取决于在管理更紧张的存储预算的同时让扩大的阵列保持忙碌。[36]

NPU 5 还增加了原生 FP8。使用 FP16 一半的操作数宽度降低了存储和传输需求，帮助工作负载适应更小的本地内存预算。更低的精度和依赖于格式的取值范围使缩放和模型验证成为部署的一部分。硬件激活函数进一步减少了原本会占用可编程 DSP 的工作。[1], [2]

微软要求 NPU 至少提供 40 TOPS 才能支持 Copilot+ PC。Lunar Lake 和 Panther Lake 都达到了这一门槛，但 Panther Lake 使用的硅片面积明显更小。

GPU tile

Panther Lake 是 Intel 首款采用其最新 GPU 架构 Xe3 的产品。它提供两种不同的 GPU tile：较小的 GT1 tile 在 Intel 3 上集成 4 个 Xe3 核心，较大的 GT2 tile 在 TSMC N3E 上集成 12 个 Xe3 核心。

Panther Lake 使我们能够比较同一 GPU 架构在 Intel 3 和 TSMC N3E 上的表现。Wildcat Lake 则在 Intel 18A 上增加了第三种 Xe3 实现。未来的通讯将详细介绍 Xe3 及其在三种工艺节点上的实现差异。

GT2 将 Xe3 缩放到不同的物理布局，渲染切片垂直排列，而不是 GT1 的水平排列。切片的摆放决定了到共享缓存 bank 和 D2D 接口的距离。这些走线占用面积并增加延迟，因此缩放 Xe 核心数量也需要重新平衡缓存布局、布线和时序。[1]

一眼就能看出，TSMC N3E 上的 GT2 tile 的 Xe 核心比 GT1 小得多。这些模块面积包括逻辑、缓存和布线。

GT1 tile 上的 Xe 核心比 Lunar Lake 上的大约 69%，比 GT2 上的大约 55%。因此 Intel 3 每个 Xe 核心占用的面积明显更多。模块面积差距超过了实测的逻辑和 SRAM 密度差距，使布线、时序目标、单元组合和版图分配也纳入了比较范围。

实测的向量/矩阵引擎区域在 Lunar Lake 和 Panther Lake 的 GT2 tile 之间几乎没有变化。Xe3 每个核心仍保留八个 512 位向量引擎和八个 2048 位 XMX 引擎。它的收益还来自更高效地喂饱这些引擎：更多的常驻线程隐藏停顿，可变寄存器分配让着色器在每线程寄存器数量与保持活跃的线程数量之间权衡。[1]

共享 L1/SLM 容量从 192 KiB 增加了 33% 至 256 KiB，而面积仅增加 5%，使有效密度提升 27%。L1 保留被复用的缓存行，而软件管理的 SLM 让线程组在本地共享数据。两者都减少了到更远内存的流量。为每组分配更多 SLM 也可能限制同一核心上同时驻留的组数量。[1], [37]

GT1 tile 搭载 4 MiB L2，而 GT2 tile 为 16 MiB。GT1 将其 L2 缓存分为四个 1 MiB bank，而 GT2 使用八个 2 MiB bank。每个 bank 包含 128 个宏，但每个 N3E 宏存储 16 KiB，是 Intel 3 宏 8 KiB 容量的两倍。N3E 宏仅大 54% 却存储两倍的位，密度高出 30%：约 23.7 Mbit/mm² 对比 18.3 Mbit/mm²。算上 bank 级电路，差距扩大到 GT2 的约 16.9 Mbit/mm² 对比 GT1 的约 10.4 Mbit/mm²。

GT2 的宏在单位面积内存储更多位，且这些宏在每个缓存 bank 中占据更大比例，从而获得密度优势。更大的宏将译码器和灵敏放大器的开销分摊到更多存储上，而更紧凑的 bank 布局减少了控制和布线所占的比例。代价是更长的字线和位线带来更大的电容。[34]

I/O tile

Panther Lake 使用两种 I/O tile 变体，均在台积电 N6 上制造。较小的变体提供 4 条 PCIe 5.0 和 8 条 PCIe 4.0 通道，服务于较低级别的系统以及不带独立 GPU 的系统；较大的变体增加 8 条 PCIe 5.0 通道，使通道总数达到 20 条，用于连接独立 GPU。搭载较大的 10 或 12 Xe GPU 的 Panther Lake SKU 使用较小的 I/O tile。[38]

较小的 I/O tile 在 Lunar Lake 的 I/O 布局基础上增加了一个 PCIe 4.0 模块和一个 Thunderbolt 模块，提供四条额外的 PCIe 4.0 通道和另一个 Thunderbolt 4 端口。其重复使用的 N6 模块面积和布局几乎保持一致。复用这些经过验证的 PHY 和控制器避免了在 18A 上移植和重新认证外部接口——在那里，更快的数字逻辑对受片外链路限制的电路收益有限。[38]

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Foveros-S

Panther Lake 通过其分离式封装提供可扩展性和模块化，将计算、GPU 和 I/O 硅片划分为独立的 tile，从而支持一系列 tile 配置。这种划分使封装成为英特尔制程经济学的一部分，因为它决定了每款产品消耗多少先进制程晶圆面积、哪些功能可以留在其他制程上，以及英特尔能从一组共享的 tile 中提供多大的配置自由度。

此外，将计算 tile 和 GPU tile 分开制造，使全新的 18A 制程仅限于计算 tile，而图形和 I/O 可以使用其他更成熟、更具成本效益的制程。对于 Panther Lake，GPU 和 I/O tile 与计算 tile 一起使用 Foveros-S 组装在无源硅基板上。

英特尔目前的技术简报列出 Foveros-S 的标称间距为 36 µm。基板中的硅通孔（TSV）将上方的精细布线连接到下方更大的封装连接。功能 tile 以 2.5D 配置并排放置在该无源基板上。[39]

我们贯穿计算 tile 和 GPU tile 的横截面展示了封装的布线层级。微凸点将每个有源 tile 连接到无源硅基板；其精细的重布线层（RDL）承载短而密集的 tile 间链路。TSV 将连接穿过基板引至封装基板，再扇出到粗大得多的主板焊点。基板提供互连，而计算仍在其上方的有源 tile 中进行。[39]

在计算 tile 边缘，更高放大倍率的插图显示局部微凸点间距约为 25.24 µm，特征宽度为 12.33 µm。

这些局部间距比英特尔标称的 Foveros-S 数值更小。X 射线图像进一步证实了相邻凸点之间更紧密的排布，这一致性在每颗 tile 上的每个 die-to-die 区域均成立。更多 X 射线分析内容在付费墙之后提供。

将内存控制器放在 CPU 旁边，省去了 Meteor Lake 和 Arrow Lake 中 CPU 内存请求所需的 D2D 传输。这避免了额外的发送器、接收器和链路穿越，节省了接口功耗和延迟。Panther Lake 独立的 GPU 仍需跨越 D2D 链路才能访问 DRAM，因此其更大的本地缓存也有助于把封装内流量限制在本地。[1], [40]

更小的 die 不太可能包含随机的致命缺陷，并且在组装前对其进行筛选，可以避免一颗坏 tile 报废整个由优质硅片组成的封装。复用还能把设计和验证工作分摊到更多产品上。作为代价，英特尔需要为无源基板、D2D 电路、额外的键合和测试步骤以及组装过程中的损耗买单。整个产品组合中每件可用产品的成本综合体现了晶圆良率、复用、测试和组装的共同效果。[29]

Wildcat Lake 封装

英特尔于 2026 年 4 月 16 日发布了 Core Series 3（即原 Wildcat Lake），面向高性价比移动和边缘系统。Wildcat Lake 保留了 18A，但去掉了无源基板，并将更多功能整合到一颗 die 上以简化封装。因此，这两款产品展现了将同一前沿制程商业化的两种不同路径。[41]

Wildcat Lake 的 18A die 集成了最多两个 Cougar Cove P-core、四个 Darkmont LP E-core、两个 Xe3 核心以及一个更小的 NPU。一颗独立的平台控制器 die 提供 I/O，通过 UCIe 连接，这是英特尔首次在处理器中实现该标准。将图形整合进来消除了一个 tile 边界和无源基板，降低了面向中等带宽高性价比产品的组装复杂度。这也把 CPU 和图形的扩展绑定到了同一颗 die 上，放弃了 Panther Lake 换装大得多的 GPU 的能力。[42], [43]

英特尔的制造复苏

2021 年 7 月，英特尔 CEO Pat Gelsinger 制定了一份雄心勃勃的制程路线图，目标是在 2025 年前夺回性能领先地位，后来被概括为“四年五个节点”。五年过去、换了一位 CEO 之后，英特尔的翻身故事并不像 Pat 所期望的那样毫无争议地乐观。[44], [45]

英特尔曾一度引领制程技术的节奏，比业界其他厂商早数年将 high-k 金属栅极技术和 FinFET 投入量产。其 22 nm FinFET 制程随 2012 年的 Ivy Bridge 面向消费者推出。[46] 英特尔的集成器件制造（IDM）模式使其架构师和制程工程师能够协同优化产品与工艺。从 Sandy Bridge 开始，英特尔统治了 x86，而 AMD 则在 Bulldozer 上苦苦挣扎。

这一领先在 14 nm 上动摇，并在 10 nm 上崩塌。英特尔曾瞄准高达 2.7 倍的密度提升，但该节点迟到了数年，并经历多次修订后才足以支撑英特尔的完整产品线。这一延误迫使英特尔把 14 nm 拉长延续到六代产品，而 TSMC 在制程技术上大步前进，AMD 则在 x86 上实现复苏。

到2019年，英特尔大多数产品线仍在出货14 nm工艺，其10 nm客户端工艺的爬坡集中在Ice Lake移动处理器上。与此同时，台积电已在出货N7和N7+，AMD的Zen 2计算芯粒采用N7来提升核心数量并改善能效。

英特尔的工艺失败是其衰落的核心，而不健全的商业决策进一步加剧了其下滑。产品延期与产品失误相互叠加，使客户端、服务器和FPGA路线图偏离了计划。多次进军AI（Nervana和Gaudi）和网络（Tofino）的尝试也未能建立持久的业务。

英特尔的复苏聚焦于消费级CPU和先进封装。Tiger Lake、Alder Lake、Lunar Lake以及现在的Panther Lake恢复了英特尔的消费级路线图。在工艺方面，Intel 4随Meteor Lake出货，Intel 3随Granite Rapids和Sierra Forest出货，Intel 18A随Panther Lake出货。英特尔还将先进封装纳入其代工服务。然而，英特尔在服务器领域仍在追赶。几代Xeon延迟数年才上市，且在性能、能效和核心数量上都落后于同期的AMD和Arm服务器CPU。工艺路线图已经恢复，但英特尔已不再拥有10 nm之前那样的工艺技术领先地位。

环栅纳米片和背面供电的推出是十年来晶体管集成领域最重大的两项变革。英特尔同时进行了这两项变革：18A在Panther Lake上将其首个RibbonFET与PowerVia搭配使用。

Panther Lake是一个重大的制造里程碑。我们的截面分析展示了RibbonFET和PowerVia如何重塑局部接触和布线，而平面布局图则显示了架构整合与工艺选择在何处节省了面积。能否保持持续的竞争优势，取决于产品性能、成本、良率以及下一代实现。

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参考文献

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Extended carrier and bond stack detail

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